RICERCA ITALIANA     

Progetto e realizzazione in tecnologia analogica CMOS di decodificatori di canale riconfigurabili e veloci

Politecnico di Torino

Abstract

Il programma di ricerca riguarda lo studio, il progetto, la realizzazione e la verifica sperimentale di decodificatori analogici in tecnologia CMOS. Rispetto allo stato dell'arte nel settore di ricerca, che si caratterizza per poche realizzazioni di decodificatori di carattere meramente dimostrativo, e quindi senza l'ambizione di dimostrare la realizzabilita' di decodificatori "pratici", il progetto si propone di muovere passi significativi verso tale obiettivo.
Il progetto di ricerca segue due cammini principali. Il primo portera' alla realizzazione del decoficatore analogico per un codice convoluzionale concatenato in serie caratterizzato da una dimensione "pratica" della parola di codice e dalla versatilita' del "rate" del codice e della lunghezza di blocco. Consistera' di tre attivita' principali:
P1_1. Studio dei problemi connessi alla realizzazione analogica di decodificatori con lunghezze significative della parola di codice, dell'ordine di parecchie centinaia o migliaia di bit.
P1_2. Progetto architetturale e realizzazione di decodificatori analogici riconfigurabili rispetto al "rate" del codice e alla lunghezza di blocco.
P1_3. Progetto di interfacce I/O nella realizzazione CMOS di decodificatori analogici.
Il secondo cammino, che proseguira' in parallelo con il primo dopo la scelta del decodificatore da realizzare, consistera' anch'esso di tre attivita' principali:
P2_1. Lo studio di sistema, architetturale e di circuito di decodificatori analogici ad elevato "rate" che operano sul traliccio del codice duale.
P2_2. La valutazione degli effetti del disadattamento dei dispositivi e delle altre non-idealita' dei transistori sulle prestazioni del decodificatore in termini di probabilita' di errore.
P2_3. Lo studio di modelli di simulazione di decodificatori analogici che inglobi l'influenza delle non idealita' dei transistori per porre rimedio all'impossibilita' pratica di simulare il decodificatore completo a livello di transistori.
Gli obiettivi di ricerca del progetto sono per loro natura interdisciplinari, in quanto richiedono una profonda conoscenza degli algoritmi soft all'ingresso e all'uscita utilizzati dai turbo decodificatori, unita ad una dimestichezza notevole con le caratteristiche e il comportamento di circuiti complessi CMOS che operano in regime di debole inversione. La messa in gioco di tali competenze sinergiche rappresenta uno dei punti di forza del progetto, che riunisce due gruppi di ricerca con le caratteristiche richieste e con la volonta' e la capacita' di lavorare in stretta collaborazione, come dimostrato dalla conclusione positiva del progetto precedente nello stesso campo. <<<

Coordinatore Scientifico del Programma di Ricerca

Sergio BENEDETTO Politecnico di TORINO

Obiettivo del Programma di Ricerca

Il contesto scientifico
Questo progetto di ricerca si situa nel campo dei codici concatenati con interlacciatori e dei relativi algoritmi di decodifica iterativi. In particolare, riguarda il progetto e la realizzazione di turbo decodificatori per codificatori convoluzionali concatenati serialmente utilizzando circuiti analogici CMOS che operano in regime di inversione debole. Questo progetto segue il progetto PRIN proposto ed approvato nel 2001. In quel progetto i due gruppi di ricerca autori di questa proposta hanno progettato e realizzato il primo turbo decodificatore analogico di complessita' realistica. Utilzzando una tecnologia CMOS a 0,35 um e' stato realizzato un decodificatore analogico per il codice utilizzato nello standard UMTS con una lunghezza della parola di codice di 132 bits. Questa realizzazione ha migliorato in vari modi quelle precedenti.

Gli obiettivi del progetto di ricerca
La realizzazione analogica di potenti turbo decodificatori e' un'area di ricerca promettente sotto molti aspetti. Dal punto di vista teorico, la prospettiva di liberarsi dal limite del numero di iterazioni, che e' intrinseco nella realizzazione digitale, mediante una rete analogica che elabora contemporaneamente tutti i dati ricevuti e si stabilizza dopo un transitorio iniziale alla soluzione finale e' davvero affascinante. In pratica, la soluzione analogica che utilizza una tecnologia CMOS promette di ottenere risultati significativi in termini di risparmio dell'energia spesa per la decodifica di ciascun bit, una caratteristica importante che puo' rendere questa soluzione competitiva in applicazioni a basso consumo di potenza come i dispositivi radio portatili.
Per mantenere queste promesse e per candidarsi ad applicazioni pratiche, tuttavia, questo campo di ricerca ha bisogno di progredire dallo stadio di "infanzia" nel quale si trova oggi. Gli obiettivi di questo progetto sono quelli di compiere alcuni passi avanti importanti nella comprensione dei problemi della realizzazione analogica dei turbo decodificatori, per renderne piu' concreta la fattibilita' pratica:
1. Il primo obiettivo di ricerca consiste nel progetto di un codificatore concatenato serialmente caratterizzato da una elevata versatilita' nel "rate" del codice e che offra prestazioni buone per probabilita' di errore basse ed alti "rate". La scelta della concatenazione seriale rispetto alla concatenazione parallela nasce dalla sua proprieta' di offrire basse complessita', elevata qualita' del servizio, e di essere applicabile a molte sottoparti di un ricevitore per telecomunicazioni numeriche.
2. Il secondo obiettivo di ricerca sara' lo studio approfondito dell'algoritmo SISO nel dominio del codice duale in termini di architettura e blocchi costituenti per la decodifica analogica [Hag2001].
3. Il terzo obiettivo di ricerca e' rivolto ai problemi che nascono nella realizzazione analogica di decodificatori per codici con lunghezze di blocco grandi, dell'ordine di varie centinaia o migliaia di bit. La soluzione di tali problemi sarebbe un passo fondamentale per l'implementazione analogica, perche' la maggior parte delle applicazioni pratiche richiede lunghezze di blocco significativamente piu' grandi di quelle dei decodificatori analogici che sono stati realizzati finora. Uno scalamento diretto della complessita' delle realizzazioni passate condurrebbe a reti analogiche molto grandi, con problemi potenziali di accoppiamento di rumore, effetti di disadattamento, componenti parassiti e progettazione inaffidabile. Di conseguenza, la ricerca sara' orientata a versioni differenti dell'algoritmo e ad architetture alternative che interrompano la corrispondenza lineare tra la lunghezza di blocco del codice e la dimensione del decodificatore.
4. Il quarto obiettivo di ricerca riguardera' le interfacce di ingresso/uscita (I/O). Quelle riportate in letteratura fino ad adesso sono di complessita' confrontabile con quelle del decodificatore stesso. Percio' e' importante che il loro progetto sia ottimizzato in termini di area, potenza e velocita' per non sprecare tutti i vantaggi consentiti dalla decodifica analogica.
5. Il quinto obiettivo di ricerca e' la possibilita' di rendere la decodifica analogica versatile non solo rispetto al "rate" del codice, ma anche rispetto alla lunghezza della parola di codice. Quest'ultima possibilita' richiede lo studio teorico di interlacciatori che offrano prestazioni buone con lunghezze differenti, e che siano anche facilmente riconfigurabili a livello circuitale. A questo fine, l'approccio presentato in [Gau2003] sembra troppo complesso per lavorare con grandi blocchi, e d'altro canto la sua completa versatilita' puo' risultare superflua in molte applicazioni.
6. Il sesto obiettivo di ricerca e' la continuazione dello studio degli effetti dell'inaccuratezza dei componenti e di altre non idealita' dei transistori nella perdita di prestazioni in termini di probabilita' di errore. Le misure riportate sui "chip" analogici mostrano una perdita rispetto alle realizzazioni digitali che va da 0,3 dB fino a 1,1 dB. Non e' ancora chiaro se l'implementazione analogica presenti un cambio di pendenza nella probabilita' di errore piu' alto di quello presente nell'implementazione digitale, e quali siano le principali cause delle perdite.
7. Il settimo obiettivo e' quello di studiare modelli di simulazione per i decodificatori analogici che inglobino l'influenza delle non idealita' nei transistori. Questi modelli supererebbero l'impossibilita' pratica degli strumenti di simulazione a livello circuitale di dare risultati statisticamente significativi sul circuito completo, in quanto troppo complesso.

Il perche' di questo progetto
Gli obiettivi di questo progetto sono piuttosto ambiziosi e molto impegnativi. Ci sono tuttavia ragioni importanti per cercare di raggiungerli e per affrontare il rischio intrinseco di ogni programma di ricerca di lungo periodo:
1. Dal punto di vista tecnologico, questa e' un'importante area di ricerca che puo' aprire nuove strade per la realizzazione dei ricevitori per i sistemi di telecomunicazione. La ricerca e' limitata ai decodificatori, ma , se coronata da successo, potra' in seguito essere estesa ad altri componenti del ricevitore che sono implementati oggi in tecnologia digitale.
2. In caso di successo, lo sfruttamento di questa nuova tecnologia sara' accessibile per qualche tempo solo a quelli che hanno anni di esperienza teorica e pratica nel campo. In Italia, il gruppo di ricerca del Politecnico di Torino ha oggi una reputazione largamente riconosciuta nel campo dei codici concatenati e dei decodificatori iterativi. L' Universita' di Padova porta nel progetto la sua grande esperienza nel progetto di circuiti integrati per il processamento di segnali analogici, con 11 "chip" gia' progettati, costruiti e verificati con successo, includendo il decodificatore analogico. Insieme, i due gruppi possiedono le competenze necessarie per affrontare i problemi impegnativi di questo progetto. La fruttuosa cooperazione tra i due gruppi e' stata perfezionata nel precedente progetto PRIN 2001, come dimostra la sua conclusione posistiva.
3. Progetti tecnologici di questo tipo dovrebbero essere supportati dall'industria. Infatti, il progetto e la realizzazione VLSI riportata in [Moe00] e' stato il frutto di una cooperazione industria-universita'. Anche' gli autori di questa proposta hanno iniziato l'attivita' in questo campo sotto gli auspici e l'interesse di un'industria multinazionale. In seguito alla crisi mondiale del mercato dell' alta tecnologia, tuttavia, stiamo assitendo in questi giorni ad un declino dell' interesse delle industrie per i temi di ricerca avanzati e di lungo periodo. E' quindi cruciale per gli enti pubblici in questo momento sostenere e finanziare progetti di questo tipo, che possono mantenere la ricerca italiana all'avanguardia in un settore di tecnolgia avanzato e strategico. <<<

Risultati parziali attesi

I risultati parziali che ci si attende al termine della Fase 1 sono:
1. Il progetto completo del codice a concatenazione seriale di cui verrà realizzato i decodificatore analogico
2. Architetture per decodificatori analogici riconfigurabili
3. Analisi della fattibilità e delle prestazioni delle realizzazioni analogiche dell'algoritmo SISO operante sul traliccio del codice dualeI risultati che ci si attende al termine della Fase 2 sono:
1. L'invio in fonderia del layout del prototipo di decodificatore analogico
2. Interlacciatori flessibili ottimizzati per l'utilizzo con una vasta gamma di lunghezze della parola di codice
3. Architetture ibride, non completamente parallele, progettate a livello di sistema per decodificatori analogici a elevata lunghezza della parola di codice
4. Modelli comportamentali accurati ed efficienti per decodificatori analogiciI principali risultati che ci si attende al termine della Fase 3 sono:
1. Prototipo integrato CMOS del decodificatore analogico riconfigurabile
2. Realizzazione della scheda di test
3. Misure sul prototipo e confronto con le prestazioni di riferimento
4. Criteri di progetto per la punturazione inversa di codici convoluzionali ad alto rate non punturati <<<

Durata

24 mesi

Base di partenza scientifica nazionale o internazionale

Base di partenza internazionale
I codici concatenati con interlacciatori (consosciuti con il soprannome di "turbo" codici, che non corrisponde alla struttura del codice, ma piuttosto a quello del decodificatore iterativo), furono proposti per la prima volta nel 1993 durante la conferenza ICC di Ginevra [Ber93a] e rappresentano una vera rivoluzione nel campo della codifica di canale. Consentono guadagni molto vicini a quelli predetti dal teorema di Shannon nel 1948 [Sha48], e cercati senza successo nei 45 anni che separano il teorema di Shannon dall'invenzione dei turbo codici. La struttura dei codici concatenati con interlacciatori sembra quasi discendere dalla dimostrazione del teorema di esistenza di Shannon, che era basata su codici casuali, ma allo stesso tempo non presenta una complessita' di decodifica esponenziale con la lunghezza di blocco del codice, che e' tipica dei codici puramente casuali. In effetti, grazie all'algoritmo di decodifica iterativo [Bmdp98b], la complessita' aritmetica per la decodifica dei codici concatenati con interlacciatori diventa indipendente dalla lunghezza di blocco, mentre le richieste di memoria crescono solo linearmente con la lunghezza di blocco.

Applicazioni pratiche
Studiati dal punto di vista teorico nei primi anni dopo la loro invenzione per capire le ragioni delle loro prestazioni eccezionali a per trovare i parametri di progetto opportuni [Bm96a, Bm96b, Bmdp98a, Bmg98], i codici concatenati sono presto passati dai laboratori di ricerca ad applicazioni pratiche, diventando i codici di canale standard per applicazioni come il sistema di terza generazione cellulare [3GPP00], le trasmissioni satellitari e di spazio profondo [Ccsds99], il canale di ritono della televisione digitale satellitare [Dvbrcs], e sono attualmente in discussione in vari altri consessi di standardizzazione.
Le principali caratteristiche dei codici concatenati con interlacciatori consistono nell'algoritmo di decodifica iterativo [Bmdp98b], che utilizza due moduli SISO (Soft-Input Soft-Output) che sono in grado di calcolare con complessita' ridotta le probabilita' a posteriori (APP) dei simboli di Le APP, o meglio una loro versione che non include le probabilita' di ingresso (le cosiddette "informazioni estrinseche"), sono scambiate tra i due decodificatori dopo essere state interlacciate o de-interlacciate in modo da essere decorrelate. Durante questo procedimento iterativo, le informazioni estrinseche diventano sempre piu' affidabili, fino al punto in cui possono essere utilizzate per prendere una decisione sul simbolo di informazione trasmesso. I moduli SISO possono lavorare con una versione moltiplicativa o additiva dell'algoritmo [Bmdp98b], e possono anche utilizzare delle versioni subottime, come il SOVA [Hag89] e altri algoritmi simili [Ber93b].
Tutte le realizzazioni "software" e "hardware" dell'algoritmo di decodifica iterativo sono state fatte nel dominio digitale, e sono basate sulla versione additiva dell'algoritmo, utilizzando programmi C, DSP, FPGA o circuiti VLSI che realizzano operazioni aritmetiche su campioni del segnale ricevuto opportunamente quantizzate. I limiti dell'implementazione digitale nascono dal numero di iterazioni richieste per ottenere alti guadagni di codifica. A velocita' basse, un singolo modulo SISO e' in grado di lavorare sequenzialmente per eseguire tutte le operazioni richieste. In questo caso, il numero di iterazioni non influenza la complessita' dell' "hardware" ma solamente l'energia per bit decodificato. A velocita' di trasmissione elevate, d'altra parte, sia il consumo che le velocita' ottenute dipendono dal parallismo necessario e di conseguenza dal numero di iterazioni necessarie. Per ottenere le alte velocita' che sono necessarie in alcune applicazioni (da qualche centinaio di Mbit/s fino a qualche Gbit/s) e' richiesto un elevatissimo grado di parallelismo, e questo si riflette pesantemente sulla dimensione dell'"hardware" e sul consumo.

I primi decodificatori analogici
L'avvio degli studi sulla possibilita' di realizzarre l'algoritmo di decodifica iterativo, e quindi i moduli SISO che costituiscono il suo nucleo, nel dominio analogico e' iniziata alcuni anni or sono. I primi tentativi [Hag89, Loe98] erano basati su argomentazioni teoriche e risultati di simulazioni. Le prime due implementazioni di prototipi per "dimostrazioni di concetto" utilizzavano entrambi la tecnologia BiCMOS e hanno dato risultati promettenti. Erano basati sulle versioni additiva [Hag98] e moltiplicativa [Loe98] dell'algoritmo SISO. Quest'ultima lavora direttamente sulle probabilita', invece che sui logaritmi dei rapporti tra probabilita' (LLR), e sembra una soluzione efficiente per sfruttare le caratteristiche esponenziali tensione-corrente che sono tipiche dei transistor bipolari e dei MOSFET che operano in regime di debole inversione [Lus99, Loe01].
L'approccio dei due gruppi di ricerca e' basato sulle reti di ispirazione biologica, che nascono dal lavoro di Mead sui sistemi neuromorfi [Mea89]. Questa tecnica sfrutta le caratteristiche non lineari dei componenti elettronici per ottenere le funzionalita' del circuito, e la precisione richiesta e' ottenuta nonostante la limitata precisione dei componenti elementari del circuito.
Il blocco elementare proposto da Loeliger [Loe01] e' il modulo somma-prodotto, derivato dal moltiplicatore di Gilbert [Gil68]. In questa versione, gli ingressi e le uscite del modulo sono vettori di corrente che rappresentano le distribuzioni di probabilita' di variabili casuali discrete. Le correnti di ingresso sono combinate per formare probabilita' che sono somme di prodotti e corrispondono alla probabilita' a posteriori di una sezione del SISO. La corrispondenza diretta tra il traliccio del codice e la topologia del circuito di ogni modulo elementare fa di questo approccio una soluzione semplice ed elegante per l'implementazione di decodificatori basati sul traliccio, come nel caso di codificatori convoluzionali (ma anche a blocco).
Seguendo questo approccio, Lustemberger et al. [Lus99] hanno progettato e implementato in tecnologia bipolare un decodificatore semplice per un codice con parametri (18,9,5), ottenuto per terminazione circolare di un codice convoluzionale a 4 stati. Il decodificatore realizza un algoritmo di decisione massimo-a-posteriori (MAP), che coincide con l'algoritmo utilizzato nei moduli SISO, e puo' qundi essere considerato equivalente a mezza iterazione per l'algoritmo di decodifica iterativa dei codici concatenati con interlacciatori.
Il decodificatore lavora ad una velocita' massima di 100 Mbit/s, con un consumo di potenza di 50 mW, e ha la possibilita' di aumentare lavelocita' di elaborazione con un contestuale aumento del consumo di potenza. Secondo le stime degli autori [lus99], queste prestazioni sono di due ordini di grandezza migliori di quelle ottenibili da una implementazione digitale dello stesso decodificatore.
Anche il gruppo di ricerca di Hagenauer ha ottenuto conclusioni analoghe con la realizzazione in tecnologia bipolare di un decodificatore a terminazione circolare simile con parametri (16,8,3) [Moe00]. L'algoritmo in questo caso e' basato sulla versione additiva e utilizza i LLR.

Limiti delle realizzazioni iniziali
Le due realizzazioni descritte in precedenza, significative e promettenti, avevano come scopo di ottenere "dimostrazioni-di concetto" ma erano ancora parecchio lontane da possibili applicazioni pratiche. Tre limiti fondamentali non hanno consentito delle conclusioni finali ed affidabili sulla applicabilita' pratica dell'approccio analogico.
La prima consiste nella lunghezza di blocco di ingresso (18 e 16 rispettivamente), significativamente piu' piccola di quelle utilizzate in codificatori concatenati utilizzati in pratica(crescere significativamente la lunghezza di blocco e' infatti una delle sfide maggiori per l'approccio analogico). La seconda, anche piu' importante, e' l'assenza di iterazioni nel decodificatore, in quanto si sono realizzati solamente dei singoli decodificatori. Infine, la terza dipende dalle scarse prestazioni del decodificatore, diretta conseguenza della sua semplicita', che non permette quindi di verificare le prestazioni del circuito a rapporti segnale-rumore molto bassi, dove le inaccuratezze dei componenti possono essere determinanti. Inoltre, il fenomeno di appiattimento delle curve di probabilita' errore, che tipicamente si presenta nei codici concatenati a probabilita' di errore sotto 10-5, non e' mai stato esplorato.

Due realizzazioni piu' recenti
I primi due decodificatori analogici realizzati utilizzando una tecnologia CMOS nella regione di realizza in tecnologia CMOS di 0.5 um un codice molto semplice (codice (8,4) di Hamming esteso), e quindi presenta gli stessi limite delle prime due realizzazioni descritte in precedenza. Il secondo e' il primo turbo decodificatore analogico pubblicato. Realizza in tecnologia 0.35 um CMOS la concatenazione parallela di due codici convoluzionali a 4 stati, che formano un decodificatore di rate 1/3 con una lunghezza di blocco di 16 bit. Tale realizzazione rappresenta un passo avanti in quanto supera alcune limitazioni elencate precedentemente. Tuttavia, la dimensione di blocco piccola, le perdite rispetto al decodificatore ideale (1.1dB a una probabilita' di errore di 10-3) rendono questa realizzazione ancora insufficiente a trarre conclusioni sull'applicabilita' pratica dei decodificatori analogici.

Il progetto PRIN precedente
Le considerazioni precedenti hanno pienamento giustificato l'attivita' di ricerca eseguita nel progetto di ricerca PRIN intitolato "Progetto e realizzazione analogica CMOS di architetture VLSI per decodificatori iterativi" proposta dagli autori della presente proposta nel 2001. Quel progetto, approvato alla fine del 2001 e concluso alla fine del 2003, aveva l'obiettivo di realizzare nel dominio analogico con tecnologia CMOS un decodificatore iterativo per un codice di interesse pratico (utilizzato nello standard UMTS) con lunghezze di blocco del codice dell'ordine del centinaio di bit, e quindi migliore di tutte le realizzazioni precedenti.
Il precedente progetto e' stato un successo: abbiamo progettato e realizzato il primo decodificatore turbo analogico per un codice di complessita' realistica. Il dimostratore finale e' un decodificatore anaologico, implementato in tecnologia 0.35 um CMOS, per un codice concatenato parallelamente, di rate 1/3 definito nello standard 3GPP-UMTS [3GPP00]. La lunghezza del blocco di informazione, che coincide con la lunghezza dell'interlacciatore, e' di 40 bit, e porta ad una lunghezza della parola di codice (che include i 12 bit della terminazione) di 132 bit. Questo numero corrisponde alla profondita' della memoria del decodificatore richiesta per immagazzinare un blocco di campioni prelevati dal canale, e, in definitiva e' proporzionale alla complessita' del decodificatore.
Il prototipo e' ritornato di recente dalla fonderia , ed e' attualmente sottoposto a test approfonditi per valutarne le prestazioni. I risultati preliminari hanno dimostrato il successo del progetto: le capacita' di correzione del decodificatore analogico in termini di probabilita' di errore sul bit (BER) e probabilita' di errore sul blocco (FER) distano 0,5÷0,8 dB dalle prestazioni teoriche, come risulta dalla Figura 1, che riporta le misure ottenute.


Figura 1. Probabilita' di errore sul bit e sul "frame" in funzione del rapporto segnale-rumore: confronto tra le prestazioni del "chip" realizzato con quelle teoriche ottenute per simulazione.

Il consumo di potenza del decodificatore (non includendo l'interfaccia I/O) misurato ad una velocita' di 2Mb/s, che e' la massima velocita' richiesta nelle applicazioni UMTS), e' meno di 2,7 mW con un alimentazione di 3,3V, e puo' essere ridotto ulteriormente senza un deterioramento significativo delle prestazioni. Questo consumo di potenza corrisponde ad una energia per bit decodificato di circa 4 nJ, che e' di gran lunga la piu' bassa tra quelle riportate in letteratura per decodificatori di complessita' realistica [Gau03]. Il prototipo, riportato nella microfotografia di Figura 2, include un interfaccia I/O che lo rende capace di accettare una sequenza di dati in ingresso continua alla velocita' massima di circa 3 Mbit/s con valori di polarizzazione nominali. Questo e' anche un risultato significativo del progetto, poiche' l'interfaccia I/O gioca un ruolo determinante nel determinare la complessita' e le prestazioni in termini dei velocita' e consumo per i decodificatori analogici per lunghezze di blocco crescenti.


Figura 2. Microfotografia del chip decodificatore.

Rispetto agli altri prototipi di decodificatori analogici presentati in letteratura, che sono essenzialmente dimostrazioni di concetto di complessita' limitata, il nostro progetto ha dimostrato che un decodificatore analogico CMOS di dimensioni realistiche puo' essere progettato e funzionare in uno scenario di applicazione pratico con prestazioni in termini di consumo/velocita' migliori del suo equivalente digitale.

Area di ricerche aperte
Il progetto ha anche messo in evidenza vari aspetti che ancora impediscono l'applicazione pratica di decodificatori analogici e che meritano ulteriori ricerche:
· La stima delle prestazioni in termini di probabilita' di errore con simulazioni a livello transistor e' impossibile per decodificatori anche di dimensione moderata. E' quindi necessario svilluppare una procedura di progetto che dia risultati di qualita' affidabile, che ammetta parametri come la corrente di polarizzazione, la dimensione del componenti e l'accuratezza degli stessi.
· Si deve riuscire a far crescere la lunghezza del blocco di codice fino a qualche centianio-migliaia di bit per rendere le capacita' di correzione e la velocita' dei decodificatori analogici interessanti per un insieme piu' ampio di applicazioni.
· La riconfigurabilita' del co-decodificatore per adattarsi a lunghezze di blocco e rate del codice differente e' anche una caratteristica altamente desiderabile da aggiungere al progetto analogico.
· Soluzioni algoritmiche che interrompano la corrispondenza lineare tra la lunghezza della parola di codice e la dimensione del decodificatore con perdite di prestazione limitate aggiungerebbero un grado di flessibilita' assai utile al progetto di decodificatori analogici.
· L'imprecisione nella realizzazione dei componenti e altre non idealita' dei transistori influenzano le prestazioni del decodificatore rendendole peggiori rispetto a quelle del decodificatore digitale.
· Le interfacce I/O riportate in letteratura finora hanno una complessita' confrontabile con quella del decodificatore stesso. Di conseguenza e' essenziale che il loro progetto sia ottimizzato in termini di area, potenza e velocita' per non diminuire le prestazioni del decodificatore nel suo complesso. <<<