RICERCA ITALIANA     

Programma di ricerca

Un tomografo PET per piccoli animali ad altissima risoluzione spaziale basato su fotomoltiplicatori al silicio ad alta granularita’

Università di riferimento

Politecnico di BARI - ELETTROTECNICA ED ELETTRONICA - ()

Responsabile dell'Unità di ricerca

Francesco Corsi

Descrizione

L’attività del gruppo di ricerca del Politecnico di Bari riguarderà essenzialmente lo sviluppo di elettronica integrata per la lettura di rivelatori Silicon Photo-Multiplier (SiPM) realizzati da FBK-IRST Trento. Gli obiettivo finali della ricerca sono rispettivamente a progettazione e la realizzazione di un ASIC contenente 64 canali di front-end “self-triggered” da usare per la lettura delle matrici di SiPM nello scanner PET per piccoli animali e, inoltre, lo studio e l’implementazione di possibili meccanismi di compensazione della dipendenza dalla temperatura del guadagno di un SiPM.
Sulla base delle considerazioni svolte nella parte dedicata allo stato dell’arte, il primo problema da affrontare nella progettazione di un front-end integrato adatto a rivelatori SiPM è rappresentato dal range dinamico del segnale, che rende difficilmente praticabile una soluzione basata su CSA. Se si assume ragionevolmente che ciascuna micro-cella abbia un guadagno di 1E6, la minima quantità di carica da rivelare è intorno a 160fC. Per esempio, nel caso in cui 300 micro-celle siano eccitate, il che rappresenta un limite superiore di occupancy per un SiPM avente 625 micro-celle, una quantità massima di carica pari a circa 48pC deve essere processata dal preamplificatore di front-end senza problemi di linearità. Con un front-end basato su un CSA, supponendo che la massima escursione di tensione consentita all’uscita del preamplificatore sia circa 3V, il che è tipico per una tecnologia CMOS standard da 0.35um, si deve integrare una capacità di feedback da 16pF, cosa poco conveniente in un chip di front-end che deve contenere alcune decine di canali a causa dell’eccessiva occupazione di area di silicio. Inoltre, un’accurata analisi delle coincidenze richiede piccoli tempi di salita per i segnali, in modo da ridurre l’effetto di “timewalk”, cioè la dipendenza dell’istante in cui viene generato il segnale di trigger dall’ampiezza del segnale di carica. Per garantire una buona velocità delle risposte e anche per evitare problemi di stabilità, si deve necessariamente predisporre un opportuno stadio di uscita che sia in grado di pilotare questa grossa capacità di feedback. Tutto ciò porterebbe ad incrementare notevolmente la dissipazione di potenza dell’intero front-end.
Poiché, come è stato già accennato, il rumore dell’elettronica non rappresenta un grosso problema nel caso dei SiPM, una soluzione alternativa che sembra essere molto promettente è basata su un approccio di tipo “current-mode”. Il front-end può essere realizzato, in via di principio, come un amplificatore di corrente che legge su un nodo di ingresso a impedenza molto bassa (massa virtuale), il segnale in corrente fornito dal rivelatore e lo ripete in uscita a impedenza molto alta, possibilmente replicandolo con un fattore di scala opportuno che è facilmente ottenibile usando degli specchi di corrente. Il ramo di uscita di uno di questi specchi può essere utilizzato per applicare la corrente di uscita all’ingresso di un discriminatore in corrente, che quindi estrae il segnale di trigger associato all’istante di arrivo dell’evento da rivelare. La soglia di commutazione del discriminatore in corrente, che può essere progettato in modo da essere anche più veloce di un comparatore di tensione, può essere facilmente regolata variando il valore DC della corrente di uscita del front-end.
Un ulteriore ramo di uscita del preamplificatore di corrente, adeguatamente scalato, può essere inviato all’ingresso di un integratore di carica, in modo da ottenere una tensione proporzionale alla carica totale associata all’evento. In questo caso la capacità di integrazione non deve essere molto grande, grazie alla possibilità di fissare un guadagno di corrente minore dell’unità.
In alternativa, un rivelatore di picco in corrente può essere usato per mantenere il valore massimo del segnale in corrente in uscita al front-end, il quale è proporzionale alla carica totale, se la forma d’onda del segnale in corrente si mantiene sempre uguale.
Nell’approccio “current-mode” proposto, tutti i nodi interni sono a bassa impedenza, quindi da un lato il range dinamico non è ristretto dalle limitazioni imposte dalla tensione di alimentazione, dall’altro la risposta in frequenza del circuito migliora, dato che le sue costanti di tempo sono più veloci. L’approccio in corrente appare il più adatto nel caso in cui per l’implementazione del circuito venga impiegata una tecnologia CMOS “deep submicron”, caratterizzata da tensioni di alimentazione molto basse.
Un prototipo di front-end concepito secondo l’approccio “current-mode” appena descritto è stato già progettato dall’unità di ricerca proponente in una tecnologia standard da 0.35um e prototipi di canali analogici singoli sono al momento disponibili per il collaudo. La catena analogica implementata in questi prototipi include buffer di corrente di ingresso, un discriminatore in corrente veloce, un integratore di carica e un circuito “baseline holder” per tenere i valore DC dell’uscita al livello desiderato. Il SiPM deve essere accoppiato in continua all’ingresso del front-end. Una caratteristica interessante del circuito progettato è la possibilità di variare il livello DC dell’ingresso del preamplificatore, e quindi la polarizzazione del rivelatore. Poiché il guadagno del SiPM è una funzione lineare della sua tensione di polarizzazione, un aggiustamento fine del guadagno è possibile attraverso la variazione del livello DC dell’ingresso del preamplificatore, cosa che può risultare molto utile nelle applicazioni.
L’obiettivo del primo prototipo era quello di dimostrare l’efficacia dell’architettura di front-end che è stata precedentemente descritta, per cui il circuito è stato progettato in modo che si adattasse alle caratteristiche dei SiPM prodotti da FBK-IRST che erano allora disponibili, per cui non sono stati aggiunti molti elementi di flessibilità al progetto. Dopo il completamento della caratterizzazione di questa versione preliminare del circuito, la catena analogica sarà riprogettata sulla base dei risultati ottenuti, aggiungendo nuovi blocchi circuitali necessari per incrementare la flessibilità del circuito, in modo che possa essere adatto alle differenti versioni del rivelatore. Due DAC verranno inseriti per permettere una semplice variazione della soglia di commutazione del discriminatore e del valore DC dell’ingresso. Inoltre anche il guadagno dell’integratore di carica sarà reso variabile selezionando il valore di una parola digitale. Un rivelatore di picco, necessario per rendere più semplice il read-out del chip, sarà progettato e posto in cascata all’integratore di carica. Quindi, la prima parte dell’attività di ricerca sarà dedicata al completamento e alla progettazione della versione definitiva del canale analogico per la lettura dei SiPM. Per quanto riguarda la scelta della tecnologia più conveniente da utilizzare per implementare il circuito, accanto a una tecnologia standard CMOS, verrà valutato anche il possibile ricorso a una tecnologia di tipo SiGe, poiché il preamplificatore in corrente di ingresso può essere reso più veloce con una dissipazione di potenza inferiore se si sfruttano le caratteristiche dei dispositivi bipolari disponibili in queste tecnologie. Questa valutazione sarà effettuata a livello di simulazione.
Dopo questa fase di progettazione analogica, sarà studiata l’architettura dell’ASIC a 64 canali, in collaborazione con l’unità di Pisa che è incaricata dello sviluppo del read-out. Durante questa fase della ricerca, deve essere definito il protocollo di comunicazione tra i canali analogici e l’elettronica di read-out e, di conseguenza, opportune soluzioni circuitali devono essere studiate. Per quanto riguarda l’ASIC l’inserimento di un ADC “on-chip” rappresenta una soluzione molto interessante e verrà opportunamente sviluppata, in quanto comporta sicuramente dei vantaggi in termini di semplificazione e maggiore efficienza del read-out. Grazie a questa risorsa hardware, infatti, l’ASIC provvede autonomamente alla conversione in digitale dell’informazione relativa alla carica, una volta rilevato un evento valido. In pratica, ciascun evento viene associato a un segnale di timing, generato ponendo in fast-OR le uscite dei discriminatori in corrente dei vari canali dell’ASIC. Tale segnale, oltre ad essere utilizzato dal read-out esterno per l’analisi delle coincidenze, può essere utilizzato anche per comandare la conversione in digitale delle uscite analogiche dei canali sopra soglia. Tali dati digitali possono quindi essere memorizzati in un buffer, sempre a bordo del chip, che viene letto dal read-out esterno quando esso si rende disponibile a farlo. L’informazione riguardante la carica depositata su ogni singolo pixel sarà utilizzata a livello di read-out esterno per migliorare la risoluzione spaziale del sistema PET, sfuttando la tecnica del centroide di carica. La collaborazione con l’unità di Pisa è particolarmente importante in questa fase, dato che la definizione di una strategia efficace di read-out e il protocollo di comunicazione tra l’ASIC e il mondo esterno determineranno le risorse hardware che devono essere necessariamente presenti all’interno del chip. A questo livello, un altro rilevante obiettivo da perseguire consiste nella modularità dell’architettura di read-out: l’ASIC a 64 canali e la relativa elettronica di read-out devono essere concepiti in modo tale da rendere semplice la realizzazione dell’intero sistema di rivelazione complesso assemblando in modo semplice dei moduli a 64 canali.
A questo punto l’ASIC a 64 canali verrà quindi disegnato, con tutte le necessarie verifiche fino al livello di layout, e sarà sottomesso per la fabbricazione. L’attività di caratterizzazione dei relativi prototipi sarà quindi condotta in collaborazione con l’unità di Pisa, accoppiando l’ASIC ai rivelatori e all’elettronica di read-out.
Nella successiva fase della ricerca, un altro rilevante tema verrà affrontato: sebbene la dipendenza del guadagno di un SiPM dalla temperatura non sia così critica come accade, per esempio, per i rivelatori APD, la possibilità di una compensazione automatica di tale dipendenza può essere molto utile in varie applicazioni. Poiché il guadagno può essere regolato utilizzando il DAC che fornisce il valore DC dell’ingresso del preamplificatore, in via di principio è possibile controllare questo DAC per mezzo dell’informazione fornita da un sensore di temperatura incluso nel chip, ai fini della compensazione degli effetti della variazione della temperatura stessa. Sarà quindi studiato il tipico comportamento del rivelatore al variare della temperatura e saranno messe a punto e simulate delle opportune procedure di controllo della polarizzazione del SiPM ai fini della compensazione della variazione del guadagno con la temperatura. La fattibilità e la complessità delle soluzioni ideate saranno valutate e un prototipo del canale analogico con questo ulteriore miglioramento sarà progettato, realizzato e testato.
Nel seguito si riporta la proposta di suddivisione in fasi temporali della ricerca.
Durante la prima fase, della durata di sei mesi, sarà portata a termine la caratterizzazione dei prototipi di front-end già disponibili e sarà progettata la versione definitiva del canale analogico, completa dei nuovi blocchi circuitali descritti precedentemente.
Nella stessa fase, in parallelo, verrà definita l’architettura di read-out, in collaborazione con Pisa, e si procederà alla progettazione dell’ASIC a 64 canali. Al termine di questa fase ci si aspetta la sottomissione dell’ASIC da 64 canali alla fonderia di silicio.
I successivi sei mesi saranno dedicati all’attività di caratterizzazione dell’ASIC a 64 canali, che dovrà essere portata a termine con il collaudo di un chip accoppiato con una matrice di SiPM e con la relativa elettronica di read-out.
I primi sei mesi del secondo anno saranno dedicati allo studio del comportamento in temperatura dei SiPM e alla messa a punto di possibili strategie di compensazione. L’unità di ricerca collaborerà inoltre, soprattutto per quanto riguarda la parte relativa all’elettronica di front-end e il relativo read-out, all’assemblaggio dei moduli di rivelazione completi da utilizzare nel sistema PET. L’ultima parte dell’anno, e quindi dell’attività di ricerca, sarà destinata alla progettazione e alla fabbricazione di un circuito integrato contenente differenti soluzioni per la compensazione della temperatura e alla caratterizzazione dei prototipi relativi (sei mesi).